XILINX

Static Timing Analysis and Xilinx Design Constraints

 

Este curso oferece um detalhado estudo sobre o fluxo da ferramenta Vivado, Xilinx Design Contraints (XDC) e Static Timing Analysis (STA), tratando ao mesmo tempo da utilização de boas práticas de projetos com FPGAs e as vantagens dos recursos disponíveis no dispositivo.

O treinamento aborda como realizar apropriadamente constraints completas para o seu projeto utilizando o padrão industrial XDC. Aprenda como a base de dados do Vivado está estruturada para desenvolver o melhor projeto. Entenda como criar relatórios de tempo apropriados para realizar uma análise temporal estática completa e sintetizar seu projeto adequadamente.

Você também irá aprender as boas práticas e habilidades para utilizar o Vivado Design Suite com sucesso. Isso compreende as habilidades necessárias para aumentar a velocidade e a confiabilidade do projeto, incluindo: desenvolvimento do sistema de reset, circuitos de sincronização, técnicas otimizadas de codificação HDL e fechamento de tempo utilizando o Vivado. Este curso resume estas informações com estudo de caso de projeto de metodologia Ultrafast. O checklist da metodologia Ultrafast também é introduzido.

Nível: FPGA 3

Carga Horária: 3 dias

Investimento: Consulte-nos

Público Alvo: Desenvolvedores de FGPA com conhecimentos intermediários de HDL e arquitetura interna dos FPGAs e alguma experiência no software VIVADO.

Pré-requisitos:

  • Curso Essentials of FPGA Design ou conhecimento equivalente; Conhecimento do Fluxo do Software Vivado; Técnicas básicas de projetos com FPGA; Conhecimentos básicos sobre: clock, constraints de entradas e saídas e no módulo Contraints Editor;
  • Conhecimento intermediário em HDL;
  • Sólido conhecimento em projetos de circuitos digitais.

Software usado no Treinamento: Vivado Design or System Editon

Hardware Usado no Treinamento:

  • Arquitetura: 7 series FPGA
  • Demo board: Nenhum

Habilidades adquiridas após o Treinamento: Após completar este curso, o aluno estará apto a:

  • Utilizar alternativas de boas práticas para melhorar a confiabilidade;
  • Aumentar a performance utilizando técnicas de desenvolvimento com FPGA;
  • Descrever os detalhes dos objetos da base de dados do Vivado;
  • Identificar comando Tcl para integração com a base de dados;
  • Aplicar conjunto completo de Xilinx Design Constraints (XDC), incluindo tempo, exceções, caminhos falsos e caminhos de constraints multi-ciclo;
  • Utilizar Static Timing Analysis (STA) para analisar os resultados de tempo;
  • Identificar gargalos de design por meio de relatórios apropriados de temporização;
  • Aplicar constraints de tempo avançados para alcançar as metas de performance;
  • Descrever diferentes opções de síntese e como eles podem melhorar a performance do design;
  • Descrever o checklist da metodologia de projeto UltraFast;
  • Identificar pontos chave para otimizar seu projeto para alcançar as metas e os objetivos de performance;
  • Definir um projeto aplicando constraints apropriadamente;
  • Otimizar a codificação HDL para maximizar os recursos do FPGA que é inferido e alcançar os requisitos de performance;
  • Construir resets no sistema para ótima confiabilidade e velocidade do projeto;
  • Construir um projeto mais confiável que possua pouca vulnerabilidade a problemas de metaestabilidade e que requer menos depuração após o ciclo de desenvolvimento;
  • Utilizar os relatórios e utilidades do Vivado Design Suite para tirar proveito de seus benefícios, especialmente o relatório de Interação do Clock;
  • Identificar técnicas de fechamento de tempo utilizando Vivado Design Suite;
  • Descrever como as técnicas da metodologia de projeto Xilinx funcionam efetivamente através do caso de estudo/laboratórios.

Sobre os Laboratórios: Os laboratórios deste curso provêm ao aluno, à possibilidade de aprofundar de forma excelentemente clara e concisa as informações teóricas contidas no curso. Através de material didático de laboratório exclusivamente desenvolvido para este curso, o aluno poderá com instruções passo a passo usar na prática os recursos oferecidos da ferramenta Vivado e dos FPGA da Xilinx.

 


Essential Of FPGA Design

 

Este curso aborda como construir um projeto FPGA utilizando técnicas de circuitos síncronos, instanciando de forma apropriada os vários recursos do dispositivo, utilizando técnicas adequadas de codificação HDL, realizando uma escolha inteligente dos pinos de E/S e adicionando um conjunto de Timing Constraints.

Em suma este curso aborda as características intrínsecas de um FPGA e como utilizar seus recursos de modo a maximizar a performance de um projeto.

O curso utiliza da ferramenta de desenvolvimento Vivado Design Suite da Xilinx para projetar, sintetizar, implementar e realizar o download no dispositivo.

Nível: FPGA 2

Carga Horária: 2 dias

Investimento: Consulte-nos

Público Alvo: Engenheiros/Desenvolvedores que já têm um conhecimento prático de HDL (VHDL ou Verilog) e querem aprender a utilizar os FPGA da XILINX.

Pré-requisitos:

  • Conhecimento em VHDL ou Verilog;
  • Conhecimento em Lógica Digital.

Software usado no Treinamento: Vivado Design or System Editon

Hardware usado no Treinamento:

  • Arquitetura: N/A
  • Demo board: Kintex-7 FPGA KC605 board

Habilidades adquiridas após o Treinamento: Após completar este curso, o aluno estará apto a:

  • Tirar proveito dos recursos primários da arquitetura UltraScale Xilinx FPGA;
  • Usar o Project Manager para iniciar um novo projeto;
  • Identificar os fluxos de projeto disponíveis no Vivado;
  • Identificar conjuntos de arquivos (HDL, XDC, Simulação);
  • Analisar projetos utilizando os recursos de seleção cruzada, visualizador de esquemático e visualizador hierárquico;
  • Sintetizar e implementar um projeto HDL;
  • Utilizar os relatórios de síntese e implementação para analisar a utilização de recursos do projeto (tempo, consumo, área, etc)
  • Construir um IP customizado usando a biblioteca de IP;
  • Incluir constraints de tempo básicos (create_clock, set_input_delay, and set_output_delay);
  • Utilizar os relatórios primários baseados em Tcl (check_timing, report_clock_interaction, report_clock_networks, and report_timing_summary);
  • Descrever e analisar relatórios comuns de STA (Static Timing Analysis);
  • Identificar técnicas de design de projetos síncronos;
  • Descrever como um FPGA é configurado.

 Sobre os Laboratórios: Os laboratórios deste curso provêm ao aluno, à possibilidade de aprofundar de forma excelentemente clara e concisa as informações teóricas contidas no curso. Através de material didático de laboratório exclusivamente desenvolvido para este curso, o aluno poderá com instruções passo a passo usar na prática os recursos oferecidos da ferramenta Vivado e dos FPGA da Xilinx.

Informações Adicionais: Este treinamento foca na última arquitetura dos FPGA da Xilinx. Consulte-nos para treinamentos focados em arquiteturas anteriores da Xilinx.

 


 Designing with VHDL

 

Este abrangente curso é uma introdução completa à linguagem VHDL. Possui ênfase em escrever códigos amplamente sintetizáveis e também códigos de simulação, suficientes para desenvolver um testbench viável. Estilos de codificação Estrutural, RTL e Behavioral são abordados. O treinamento engloba, tanto características específicas dos dispositivos da Xilinx quanto de FPGAs em geral. As informações passadas podem ser aplicadas a qualquer projeto digital por meio da abordagem top-down da síntese. A combinação de teoria e laboratórios práticos reforça os conceitos-chave. O aluno também aprenderá as melhores práticas de codificação capazes de aumentar sua proficiência em VHDL.

Neste curso de três dias, o aluno adquirirá significativa experiência prática. Alunos com pouco ou nenhum conhecimento prévio terminarão o curso capacitados a desenvolver eficientes projetos de hardware e realizar simulações em HDL de alto nível.

Nível: FPGA 1

Carga Horária: 3 dias

Investimento: Consulte-nos

Público Alvo: Engenheiros/Desenvolvedores que queiram usar a linguagem VHDL efetivamente para modelamento, desenvolvimento e síntese de projetos digitais.

Software usado no Treinamento: Vivado Design or System Editon

Hardware Usado no Treinamento:

  • Arquitetura: N/A
  • Demo board: Kintex-7 FPGA KC605 board

Habilidades adquiridas após o Treinamento: Após completar este curso, o aluno estará apto a:

  • Implementar a porção de código do VHDL destinada à síntese;
  • Identificar as diferenças entre estilos de codificação behavioral e estrutural;
  • Distinguir codificação para síntese versus codificação para simulação;
  • Usar tipos de dados escalares e compostos para representar informação;
  • Usar estruturas de controle concorrentes e sequenciais para controlar o fluxo de informação;
  • Implementar construtores de VHDL comuns (máquinas de estados finitos, estruturas de dados do tipo RAM/ROM);
  • Simular um projeto básico de VHDL;
  • Escrever um testbench em VHDL e identificar os construtores apenas de simulação;
  • Identificar e implementar as melhores práticas de codificação;
  • Otimizar o código VHDL para fazer uso de recursos específicos de silício dentro dos FPGAs da Xilinx;
  • Criar e gerenciar projetos no ambiente Vivado Design Suite.

Sobre os Laboratórios: Os laboratórios deste curso provêm os fundamentos práticos para criação do código RTL sintetizável. Todos os aspectos do fluxo de projeto são abordados. O aluno irá escrever, sintetizar, similar e implementar todos os laboratórios. O foco dos laboratórios é escrever códigos que irão inferir de maneira otimizada circuitos confiáveis e de alta performance.

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